企业官网建设流程全解析

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//外部输入时钟和复位接口 input ext_clk; //外部25MHz输入时钟 input ext_rst_n; //外部低电平复位信号输入 //LED指示灯接口 output led; //用于测试的LED指示灯 //FPGA与Flash接口 input flash_r_bn; //NAND Flash准备好1或忙0标志位 output flash_cle; //NAND Flash命令锁存使能信号 output flash_ale; //NAND Flash地址锁存使能信号 output flash_ce_n; //NAND Flash片选信号低电平有效 output flash_re_n; //NAND Flash读使能信号低电平有效 output flash_we_n; //NAND Flash写使能信号低电平有效 output flash_wp_n; //NAND Flash写保护信号低电平有效 inout[7:0] flash_db; //NAND Flash数据/地址/命令复用总线//////////////////////////////////////////////////// //系统内部时钟和复位产生模块例化 //PLL输出复位和时钟用于FPGA内部系统 wire sys_rst_n; //系统复位信号低电平有效 wire clk_25m; //PLL输出25MHz wire clk_33m; //PLL输出33MHz wire clk_50m; //PLL输出50MHz wire clk_65m; //PLL输出65MHz wire clk_100m; //PLL输出100MHz sys_ctrl uut_sys_ctrl( .ext_clk(ext_clk), .ext_rst_n(ext_rst_n), .sys_rst_n(sys_rst_n), .clk_25m(clk_25m), .clk_33m(clk_33m), .clk_50m(clk_50m), .clk_65m(clk_65m), .clk_100m(clk_100m) ); //////////////////////////////////////////////////// //Qsys系统例化 vip_qsys vip_qsys_inst( .clk_clk (clk_50m), .reset_reset_n (sys_rst_n), .pio_led_external_connection_export (led), .flash_controller_conduit_end_flash_r_bn(flash_r_bn), .flash_controller_conduit_end_flash_cle(flash_cle), .flash_controller_conduit_end_flash_ale(flash_ale), .flash_controller_conduit_end_flash_ce_n(flash_ce_n), .flash_controller_conduit_end_flash_re_n(flash_re_n), .flash_controller_conduit_end_flash_we_n(flash_we_n), .flash_controller_conduit_end_flash_wp_n(flash_wp_n), .flash_controller_conduit_end_flash_db(flash_db), .flash_controller_conduit_end_flashph_addr (), .flash_controller_conduit_end_flashph_data (), .flash_controller_conduit_end_flashph_rdy () ); endmodule ①以下接口为FPGA器件与NAND Flash芯片之间的接口。 //FPGA与Flash接口 input flash_r_bn; //NAND Flash准备好1或忙0标志位 output flash_cle; //NAND Flash命令锁存使能信号 output flash_ale; //NAND Flash地址锁存使能信号 output flash_ce_n; //NAND Flash片选信号低电平有效 output flash_re_n; //NAND Flash读使能信号低电平有效 output flash_we_n; //NAND Flash写使能信号低电平有效 output flash_wp_n; //NAND Flash写保护信号低电平有效 inout[7:0] flash_db; //NAND Flash数据/地址/命令复用总线 如图6-30所示在NAND Flash芯片的原理图引脚定义上我们可以一一对应地找到上面这些信号接口。②Vip_qsys模块的例化如下所示。这里“flash_controller_*”为前缀的信号均为我们自定义的一个挂在Qsys系统的Avalon-MM总线上的一个组件我们称之为flash_controller。这个flash_controller组件用于实现NIOS II软件程序对NAND Flash的读写操作。vip_qsys vip_qsys_inst(.clk_clk (clk_50m), .reset_reset_n (sys_rst_n), .pio_led_external_connection_export (led), .flash_controller_conduit_end_flash_r_bn(flash_r_bn), .flash_controller_conduit_end_flash_cle(flash_cle), .flash_controller_conduit_end_flash_ale(flash_ale), .flash_controller_conduit_end_flash_ce_n(flash_ce_n), .flash_controller_conduit_end_flash_re_n(flash_re_n), .flash_controller_conduit_end_flash_we_n(flash_we_n), .flash_controller_conduit_end_flash_wp_n(flash_wp_n), .flash_controller_conduit_end_flash_db(flash_db), .flash_controller_conduit_end_flashph_addr (), .flash_controller_conduit_end_flashph_data (), .flash_controller_conduit_end_flashph_rdy ());2.sys_ctrl.v模块代码解析略。3.flash_top.v模块代码解析flash_top.v模块、flash_avalon.v模块和flash_ctrl.v模块是对NAND Flash进行读写操作以及和FPGA内部数据交互的一个Avalon-MM从机组件。这三个模块相互之间以及它们和整个工程的其他模块之间的关系大体如图6-31所示。flash_top.v模块的代码请参看vip_ex4工程源码。①flash_top.v模块是flash_controller组件的顶层模块该模块代码不实行任何的具体逻辑功能而只是对其下两个子模块进行例化将它们的接口进行互联同时该模块也是和外部接口信号连接的“窗口”。在对外接口上除了时钟和复位信号余下的接口可以大致归为三类。第一类为FPGA器件和外部NAND Flash芯片的接口。input flash_r_bn; //NAND Flash准备好1或忙0标志位output flash_cle; //NAND Flash命令锁存使能信号output flash_ale; //NAND Flash地址锁存使能信号output flash_ce_n; //NAND Flash片选信号低电平有效output flash_re_n; //NAND Flash读使能信号低电平有效output flash_we_n; //NAND Flash写使能信号低电平有效output flash_wp_n; //NAND Flash写保护信号低电平有效inout[7:0] flash_db; //NAND Flash数据/地址/命令复用总线第二类为作为Avalon-MM总线的从机接口与NIOS II主机进行数据交互的接口。input avaflash_cs_n; //avalon总线flash外设读片选低电平有效input avaflash_wr_n; //avalon总线flash外设写使能信号低电平有效input avaflash_rd_n; //avalon总线flash外设读使能信号低电平有效input[3:0] avaflash_addr; //avalon总线flash外设地址信号input[15:0] avaflash_wrdata; //avalon总线flash外设数据信号output[15:0] avaflash_rddata; //avalon总线flash外设数据信号第三类是一个预留的作为FPGA内部逻辑接口的DMA数据流传输接口。在本实例中暂时不会用到这个接口。而在后续的实例中我们可以不通过NIOS II处理器直接通过这组接口将大量的数据从Flash中搬运到我们的其他逻辑模块中进行处理。output[21:0] flashph_addr; //读flash数据写入“SDRAM写FIFO”地址output[15:0] flashph_data; //读flash数据写入“SDRAM写FIFO”数据output flashph_rdy; //flash数据读出有效同时可以写入缓存FIFO②Flash_top.v模块是一个顶层模块其下两个子模块flash_ctrl.v模块和flash_avalon.v模块之间有一些数据的交互它们的接口如下。wire sysfpwr_req; //flash页写请求信号高电平有效一直保持到操作结束wire sysfprd_req; //flash页读请求信号高电平有效一直保持到操作结束wire sysfbytewr_req; //flash字节写请求信号高电平有效一个时钟周期wire[27:0] sysfp_ab; //flash页写入/读出地址wire[7:0] sysfpwr_db; //flash页写入数据wire[7:0] sysfprd_db; //flash页读出数据wire sysfprd_rdy; //flash数据读出有效同时可以写入缓存FIFOwire sysfbera_req; //flash块擦除请求信号高电平有效一直保持到操作结束wire[9:0] sysfbera_ab; //flash块擦除地址wire sysf_state; //flash当前状态1--ready,0--busywire dbalig; //数据对齐控制位1的时候表示有两个字节数据wire flrd_avareq; //flash读数据用于avalone总线读取操作wire flrd_phoreq; //flash读数据用于对图片显示进行直接操作flash_ctrl.v模块和flash_avalon.v模块之间及其和外部的接口连接如图6-32所示。